数字电路¶
时序电路¶
差分时钟信号
FPGA 的时钟输入通常采用差分信号输入，由两个相互反向的信号组成：正相信号（clk_p）和负相信号（clk_n）。它们具有相同的频率和相位，但是相位相差180度。clk_p 和 clk_n 信号通过一对同样长度和特性的传输线传输。这对传输线尽量保持相同的长度和布线路径，以确保两个信号的延迟相同。在时钟接收端，使用差分接收器对 clk_p 和 clk_n 信号进行恢复和识别。差分接收器可以有效消除传输过程中的共模噪声，并将差分信号转换回单端信号供后续电路使用。
存储器¶
概念速览¶
- 字：二进制信息分组存储在存储器中，每组称为一个字。存储器的字长都是 8 的倍数。
- 容量一般定义为能存储的字节（8 个位）数
- 输入输出数据线、地址选择线、控制线
- \(m\times n\) 存储器是说具有 \(m\) 个字长为 \(n\) 位单元的存储器
- 一般而言，输入输出线位宽和字长一样，地址线宽度 \(k\) 满足 \(m=2^k\)
- 对于 DRAM 芯片，行列地址分时传输，相当于地址线宽度倍增，\(m=2^{2*k}\)
操作¶
- 写操作：加载地址线、加载数据输入线、激活写输入
- 读操作：加载地址线、激活读输入
时序¶
- 存储器的访问和写时间必须等于 CPU 时钟周期的固定倍数
Example
| 器件 | 时钟周期 |
|---|---|
| CPU | 20ns |
| 访问时间 | 65ns |
| 写时间 ｜ 75ns |
则每个存储请求需要至少 4 个时钟脉冲。
- 激活写输入放置在地址和使能的下一个周期：保证地址信号稳定，不破坏其他数据